杜源
通信工程系 博导
 杜源通信工程系 博导 |
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个人简历
杜源，副教授，博士生导师，国家级青年人才计划获得者，IEEE高级会员，中国电子学会（CIE）高级会员，中国计算机学会（CCF）高级会员，南京大学-长鑫存储“计算存储技术”校企联合实验室副主任。现任IEEE标准协会芯粒接口电路标准P3468工作组成员、专用领域加速器(DSA)方向专家组成员、超大规模集成电路及应用(VSA)技术委员会委员，中国计算机学会(CCF)集成电路设计专委、容错计算专委执行委员等。本科毕业于东南大学吴健雄学院(强化班)信息工程专业，硕士、博士均毕业于美国加州大学洛杉矶分校(UCLA)，博士期间师从美国国家工程院院士张懋中(M.C. Frank Chang) 教授，获得博通(Broadcom)青年学者基金。博士毕业后，作为美国耐能公司(Kneron)创始团队成员，完成业内首款面向智能家居物联网的人工智能芯片量产，2019年回国加入南京大学。 现阶段主要从事高速芯片互联（SerDes、CDR、光/电IO等）、异构计算（光电融合、存内计算、专用领域加速器等）方面的科研工作。在IEEE权威期刊及行业顶级会议上发表论文60余篇，包括JSSC、ISSCC、TCAS-I/II、TVLSI、TCAD、TMTT、CVPR等高水平国际期刊和会议，并获IEEE Circuits and Systems Society(电路与系统学会)达林顿（Darlington）2021年度最佳期刊论文奖，2023 IEEE国际专用集成电路会议（ASICON）最佳论文奖，2023 & 2025 IEEE集成电路与微系统国际会议（ICICM）最佳论文奖。智能类脑计算芯片方面的相关研究成果入选“2022年度江苏省行业领域（电子信息领域）十大科技进展”；高速光电互联方面的相关研究成果入选“2025年度中国第三代半导体技术十大进展”。 在科研项目方面，主持国家重点研发计划青年科学家项目，国家自然科学基金国际(地区)合作与交流项目、青年项目，教育部联合基金项目，江苏省自然科学基金青年项目，中国计算机学会(CCF)-蚂蚁科研基金项目，中国移动联合研究院重大项目等。先后入选海外国家级青年人才(2019)、华为“紫金学者” (2020)、江苏省“双创人才” (2021)、江苏省“双创团队”领军人才（2023）等。 在教学与学生培养方面，共同开设《大语言模型在芯片设计中的应用与实践》、《高级模拟集成电路设计与实践课程》，获全国高校电子信息类专业课程实验教学案例设计竞赛全国一等奖（2025）、全国二等奖（2024）。指导学生获互联网+竞赛全国金奖，集成电路EDA设计精英挑战赛全国一等奖，中国大学生集成电路创新创业大赛全国一等奖，江苏省优秀毕业论文二等奖，南京大学优秀毕业论文特等奖，南京大学栋梁奖学金等多项荣誉。 课题组现在开放招收博士、硕士研究生，招聘专职科研人员和博士后，诚邀有志于共同探索高速互联、异构计算等研究方向的同学以及海内外学者加盟，更多研究方向信息请点击！ 课题组主页：https://iscl.nju.edu.cn/ 相关硕士、博士招生要求（不一定非要满足，但是偏好有如下经历的同学）： 高速互联芯片设计方向：熟悉模拟、射频集成电路的原理图、版图及前仿后仿流程；熟读B. Razavi, 《Design of Analog CMOS Integrated Circuits》课本并对课后题目作答如流；有流片经历者，尤其是有SerDes, CDR, PLL, VCO, TRX, TIA, Driver等电路模块设计经验者优先。 新兴异构计算方向：熟悉模拟、混合信号(ADC/DAC等)集成电路的原理图、版图及前仿后仿流程；熟悉计算机体系结构和AI计算的基本框架；感兴趣光电融合计算、存储中心计算（SRAM，DRAM，MRAM，RRAM等）、类脑计算等。 研究方向
高速互联芯片设计：2Gbps~224Gbps Chiplet芯粒间/存储芯片与计算芯片间高速互联，光互连，时钟数据恢复（CDR），有线/无线高速SerDes Transceiver等
模混合异构计算芯片设计：光电融合计算、存内/近存计算芯片
AI辅助高速接口电路设计：探索AI、大语言模型辅助算法在SerDes、高速IO电路与版图设计中的应用
主要课程
1.《大语言模型在芯片设计中的应用与实践》（南京大学“人工智能通识核心课程体系”首批立项课程） 2.《高级模拟与射频集成电路设计与实践》 3.《集成电路专业导学课》 代表成果
1.高速互联电路： [11] Q. Liu et al., 37.2 A 47.0Tb/s/mm 112Gb/s/pin PAM4 Single-Ended Transceiver Featuring 4-Aggressor Crosstalk Cancellation and Supply-Noise Tolerance for Short-Reach Memory Interfaces, 2026 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, USA, 2026, pp. 626-628 (刷新ISSCC高速互连带宽密度记录 [新闻报道] [IEEE Xplore 链接][ [9] T. Ma, Y. Xu, X. Cheng, J. Guo and Y. Du, Channel Capacity Analysis of Mid-Range Multigigabit Transmission Over Dielectric Waveguides, in IEEE Transactions on Microwave Theory and Techniques, vol. 73, no. 5, pp. 2512-2522, May 2025 (发表首月TMTT TOP-3下载) [IEEE Xplore 链接][ [8] X. Lu et al., A Non-Centralized Routing Scheme with Phase-Caching CDR for Nanosecond-Level Optical Switching Systems, 2023 IEEE 15th International Conference on ASIC (ASICON), Nanjing, China, 2023 (IEEE国际专用集成电路会议ASICON最佳学生论文奖) [7] Y. Wu, T. Li, Z. Shao, L. Du and Y. Du, An Efficient Design Framework for 2×2 CNN Accelerator Chiplet Cluster with SerDes Interconnects, 2023 IEEE 5th International Conference on Artificial Intelligence Circuits and Systems (AICAS), Hangzhou, China, 2023 [6] J. Lv, L. Du and Y. Du, A W-band Phase-Locked Loop with a Robust Injection-Locked Frequency Divider, 2023 8th International Conference on Integrated Circuits and Microsystems (ICICM), Nanjing, China, 2023 (IEEE集成电路与微系统国际会议ICICM最佳学生论文奖) [5] Q. Liu, L. Du and Y. Du, A 0.90-Tb/s/in 1.29-pJ/b Wireline Transceiver With Single-Ended Crosstalk Cancellation Coding Scheme for High-Density Interconnects, in IEEE Journal of Solid-State Circuits, vol. 58, no. 8, pp. 2326-2336, Aug. 2023 (南京大学首篇唯一单位JSSC) [IEEE Xplore 链接][ [4] XU Zhihang, XU Yongye, MA Tongchuan, DU Li, DU Yuan. 3D Contactless Chiplet Interconnects for CMOS Image Sensor[J]. Journal of Electronics & Information Technology, 2023, 45(9): 3150-3156. [3] Y. Hui et al., A CNN-based One-shot Blind RX-side-only Equalization Scheme for High-speed SerDes links, 2024 IEEE 6th International Conference on AI Circuits and Systems (AICAS), Abu Dhabi, United Arab Emirates, 2024 [2] J. Du, J. Zhou, C. -J. Liang, B. Hu, Y. Du and M. -C. F. Chang, A 28-mW 32-Gb/s/pin 16-QAM Single-Ended Transceiver for High-Speed Memory Interface, 2020 IEEE Symposium on VLSI Circuits, Honolulu, HI, USA, 2020 [1] Y. Du et al., A 16-Gb/s 14.7-mW Tri-Band Cognitive Serial Link Transmitter With Forwarded Clock to Enable PAM-16/256-QAM and Channel Response Detection, in IEEE Journal of Solid-State Circuits, vol. 52, no. 4, pp. 1111-1122, April 2017 (首次实现芯粒间高速互联最高阶调制方式) [IEEE Xplore 链接][ 2.异构计算架构： [10] C. Xie, Z. Shao, M. Zhang, Y. Du and L. Du, RAC-NAF: A Reconfigurable Analog Circuitry for Nonlinear Activation Function Computation in Computing-in-Memory, in IEEE Journal of Solid-State Circuits, vol. 60, no. 10, pp. 3738-3748, Oct. 2025 [9] A. Jiang, L. Du and Y. Du, GroupQ: Group-Wise Quantization With Multi-Objective Optimization for CNN Accelerators, in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 43, no. 7, pp. 2071-2083, July 2024 [8] L. Li et al., Optoelectronic Computing Evaluation and Deployment Platform Based on a 256-MAC Silicon Photonic Chip, 2024 IEEE International Symposium on Circuits and Systems (ISCAS), Singapore, Singapore, 2024 [7] Y. Li, L. Du and Y. Du, A Column-Parallel Time-Interleaved SAR/SS ADC for Computing in Memory with 2-8bit Reconfigurable Resolution, 2023 IEEE 5th International Conference on Artificial Intelligence Circuits and Systems (AICAS), Hangzhou, China, 2023 [6] Y. Lin et al., An 11T1C Bit-Level-Sparsity-Aware Computing- in-Memory Macro With Adaptive Conversion Time and Computation Voltage, in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 71, no. 11, pp. 4985-4995, Nov. 2024 [5] Y. Bai et al., An Efficient High-Throughput Structured-Light Depth Engine, in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 30, no. 8, pp. 1047-1058, Aug. 2022 [4] C. Xie, Z. Shao, N. Zhao, Y. Du and L. Du, An Efficient CNN Inference Accelerator Based on Intra- and Inter-Channel Feature Map Compression, in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 70, no. 9, pp. 3625-3638, Sept. 2023 [3] Y. Du, L. Du, W. Fan, Y. Xiao and M. -C. F. Chang, Characterization of Programmable Charge-Trap Transistors (CTTs) in Standard 28-nm CMOS for Nonvolatile Memory and Analog Arithmetic Applications, in IEEE Journal on Exploratory Solid-State Computational Devices and Circuits, vol. 7, no. 1, pp. 10-17, June 2021 [2] Y. Du et al., An Analog Neural Network Computing Engine Using CMOS-Compatible Charge-Trap-Transistor (CTT), in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 38, no. 10, pp. 1811-1819, Oct. 2019 (首次实现基于CTT器件的模拟神经网络计算架构) [IEEE Xplore 链接][ [1] L. Du et al., A Reconfigurable Streaming Deep Convolutional Neural Network Accelerator for Internet of Things, in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 65, no. 1, pp. 198-208, Jan. 2018 (IEEE CASS Darlington-达灵顿2021年度最佳期刊论文奖) [IEEE Xplore 链接][ 3.AI辅助高速模拟设计： [5] A Large Language Model-based Multi-Agent Framework for Analog Circuits' Sizing Relationships Extraction [https://arxiv.org/abs/2506.18424] [4] DiffCkt: A Diffusion Model-Based Hybrid Neural Network Framework for Automatic Transistor-Level Generation of Analog Circuits [https://arxiv.org/abs/2507.00444] [3] W. Chen et al., AnalogTester: A Large Language Model-Based Framework for Automatic Testbench Generation in Analog Circuit Design, 2025 International Symposium of Electronics Design Automation (ISEDA), Hong Kong, China, 2025 [2] H. Xu et al., Image2Net: Datasets, Benchmark and Hybrid Framework to Convert Analog Circuit Diagrams into Netlists, 2025 International Symposium of Electronics Design Automation (ISEDA), Hong Kong, China, 2025 [1] W. Li, X. Chen, L. Du and Y. Du, A Strong-Arm Comparator Layout Design with Combined Expert Knowledge and Intelligent Optimization Algorithm in 65nm CMOS, 2023 8th International Conference on Integrated Circuits and Microsystems (ICICM), Nanjing, China, 2023 |
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