近日，南京大学电子科学与工程学院余林蔚教授团队在硅纳米线与氧化物半导体单片三维异质集成领域取得新进展。研究团队利用自主发展的面内固-液-固（In-Plane Solid-Liquid-Solid, IPSLS）硅纳米线生长技术，构建了无需生长后氢钝化的高性能p型硅纳米线（SiNWs）晶体管，并将其与n型铟镓锌氧（IGZO）薄膜晶体管进行单片垂直集成，成功实现了器件级堆叠（Device-over-Device）的三维CFET结构。该研究有效缓解了传统硅/氧化物半导体异质集成中的氢相关工艺兼容性问题，为下一代LTPO及单片三维互补逻辑技术提供了新的实现路径。相关成果以“Exceptionally Matched p-SiNW/n-IGZO Complementary Field-Effect Transistors for Monolithic 3D Logic”为题在国际纳米科学领域期刊ACS Nano发表。
随着人工智能、高性能计算及先进集成电路技术的快速发展，传统依赖晶体管尺寸微缩的集成电路性能提升方式正面临日益严峻的挑战。单片三维（Monolithic 3D, M3D）集成通过在垂直方向堆叠不同功能器件，为突破二维集成密度限制、缩短互连距离及发展新一代高密度逻辑电路提供了重要技术路径。其中，将p型和n型晶体管垂直集成的互补场效应晶体管（Complementary Field-Effect Transistors, CFETs），被认为是未来先进逻辑器件的重要发展方向。
硅与氧化物半导体的异质集成结合了硅基p型晶体管和氧化物n型晶体管各自的性能优势，也是低温多晶硅氧化物（LTPO）技术进一步发展的重要方向。然而，传统低温多晶硅（LTPS）工艺中的氢相关处理可能导致氢向氧化物半导体扩散，进而影响氧化物晶体管的电学性能与稳定性。这一材料与工艺之间的兼容性问题，对实现高性能硅/氧化物半导体的紧密三维垂直集成提出了挑战。此外，如何同时实现p/n晶体管优异的电学性能、高度匹配的开关特性及可扩展的器件制备，也是构建高可靠性三维互补逻辑电路的关键。
创新一：突破氢相关工艺兼容性限制，实现硅/氧化物半导体单片三维垂直集成
在传统LTPO技术中，硅基晶体管与氧化物晶体管能够发挥各自的材料优势，但要进一步实现紧密的单片三维堆叠，需要解决不同材料体系之间的工艺兼容性问题。特别是氢相关工艺可能改变IGZO中的载流子浓度及缺陷状态，进而影响器件性能与稳定性。
针对这一问题，研究团队采用IPSLS技术，通过预先定义的引导沟槽控制硅纳米线的生长方向和位置，实现了有序、可控的超细硅纳米线沟道制备。该方法无需在纳米线生长后引入额外的氢钝化步骤，从工艺源头降低了后续氧化物半导体集成面临的氢相关风险。在此基础上，团队首先制备底层p型硅纳米线晶体管，再通过介质沉积、垂直互连及IGZO沟道制备等工艺，将n型氧化物晶体管直接集成于其上方，形成真正的器件级垂直堆叠结构。
图1 用于单片3D互补逻辑的异质p-SiNW/n-IGZO平台
创新二：实现高性能、高一致性的硅纳米线晶体管，为可扩展三维集成奠定基础
研究团队通过IPSLS生长技术，实现了位置可控、排列有序且直径高度均匀的硅纳米线沟道，其平均直径约为30.6 ± 1.2 nm。结合高介电常数栅介质结构，所制备的p型硅纳米线晶体管表现出优异的栅极调控能力，最小亚阈值摆幅达到93 mV/dec，开关电流比超过108。团队对多个硅纳米线晶体管进行了统计表征，器件展现出良好的阈值电压及亚阈值摆幅一致性。同时，在持续3600 s的正、负栅极偏压应力测试中，器件保持了较小的阈值电压漂移，体现出良好的电学稳定性。
与依赖高精度电子束曝光定义一维沟道的部分技术路线相比，IPSLS技术能够通过预定义生长位置与方向形成有序纳米线阵列，展现出面向大面积器件制备和阵列化集成的潜力。
图2 p-SiNW FETs的电学特性
创新三：实现性能高度匹配的三维CFET与多种互补逻辑门
通过器件结构与工艺协同优化，研究团队实现了底层p型SiNWs晶体管与顶层n型IGZO晶体管在阈值电压、亚阈值摆幅以及电流驱动能力方面的高度匹配。其中，p/n器件的亚阈值摆幅分别达到120和133 mV/dec，并具有接近零的阈值电压。得益于这一优异的互补匹配特性，所构建的单片三维CFET反相器在5 V供电电压下实现了103 V/V的峰值电压增益，同时获得接近对称的高、低电平噪声容限，展现出良好的逻辑翻转特性与抗噪声能力。
图3 M3D p-SiNW/n-IGZO CFET反向器的电学性能
进一步地，团队将垂直堆叠结构拓展至NOR、NAND及OR等多种基本互补逻辑门。实验测得的动态输入输出响应与预期逻辑功能一致，验证了该异质三维集成技术从单器件到多晶体管逻辑电路的可行性。
图4 单片M3D p-SiNW/n-IGZO CFET逻辑门电路
研究意义与未来展望
该研究不仅获得了优异的晶体管及反相器性能，更在于探索了一条兼顾材料兼容性、器件可靠性与三维电路集成能力的Si/Oxide异质集成技术路径。通过引入无需生长后氢钝化的p型硅纳米线晶体管，研究团队降低了传统Si/Oxide半导体集成面临的氢相关工艺风险，并成功实现了真正的单片器件级垂直堆叠。同时，基于可控生长硅纳米线的电学一致性与稳定性验证，以及多种互补逻辑门的功能演示，该研究初步建立了从材料生长、器件优化到三维电路集成的完整技术链条。这一成果为下一代LTPO技术向更高集成密度的三维互补结构发展提供了新思路，也为未来高密度、低功耗Si/Oxide异质集成电路的研究奠定了基础。
该论文第一作者为南京大学博士生翁乐，南京大学余林蔚教授、王军转教授和北京理工大学喻志农教授为通讯作者。该研究得到国家自然科学基金杰出青年科学基金、国家重点基础研究计划和江苏省优秀博士后人才资助计划等项目支持。
Le Weng, Wentao Qian, Wei Liao, Junzhuan Wang*, Zhinong Yu*, Linwei Yu*; Exceptionally Matched p-SiNW/n-IGZO Complementary Field-Effect Transistors for Monolithic 3D Logic. ACS Nano 2026.
https://doi.org/10.1021/acsnano.6c16739